SK Hynix está mostrando detalles sobre su primer chip DDR5. La norma está oficialmente aún en desarrollo por Jedec, pero parece que aparecerá pronto.
DDR5, o Double Data Rate 5, aún está en desarrollo en la organización de estándares Jedec. DDR5 ofrece el doble de ancho de banda y el doble de densidad en comparación a DDR4, además de brindar una eficiencia de canal mejorada. Se esperaba que la norma se finalizara el año pasado, pero sigue siendo un trabajo en progreso. Ahora se espera que los productos DDR5 aparezcan a fines de este año. Dongkyun Kim, un diseñador de chips Hynix, presentó un articulo en el ISSCC el miércoles, sobre el chip Hynix DDR5, un SDRAM de 16Gb 6.4Gb/s/pin que funciona a 1.1V y mide 76.22mm2.
Kim describió la implementación de un bucle bloqueado por retardo (DLL) modificado, que utiliza un rotador de fase y un oscilador bloqueado por inyección, para reducir la distorsión del reloj y la de su ciclo de trabajo, asociada con la operación a velocidades más altas. También describió otras técnicas utilizadas por el equipo de diseño de Hynix, incluido un método de entrenamiento a nivel de escritura, para compensar los problemas del dominio del reloj asociados con velocidades más altas y un circuito modificado de ecualización de retroalimentación directa (FFE).
Jedec anunció a principios de esta semana la publicación del estándar LPDDR5, que eventualmente operará a una tasa de E/S de 6400 MT/s, 50% más alta que la de la primera versión de LPDDR4. Se espera que aumente la velocidad y eficiencia de la memoria para aplicaciones que incluyen teléfonos inteligentes, tabletas y computadoras portátiles ultra delgadas.
Mientras tanto, Samsung por su parte describió una SDRAM LPDDR5 de clase 10nm, capaz de alcanzar hasta 7.5Gb/s a 1.05V.
