En el blog de Breakfast Bytes, uno de los expertos de Cadence (compañía de semiconductores) en el mercado de memoria, dijo que a pesar de que el estándar JEDEC DDR5 todavía está en desarrollo, 2020 será el año de DDR5.
Si bien una nueva DRAM solo aparece cada 8-10 años, Cadence tuvo sus primeros chips de prueba DDR5 de 7 nm en silicio hace casi dos años, y desde entonces han trabajado sobre ello.
En términos de IP DDR, comenta que:
- La primera IP de silicio DDR5 de 7 nm del mundo
- La primera IP de silicio GDDR6 de 7 nm del mundo
- La primera IP de silicio LPDDR5 de 7 nm del mundo
Se le preguntó a este experto, Marc Greenberg, cómo se podría crear chips de prueba cuando el estándar ni siquiera ha salido y dijo lo siguiente: «La estrecha participación en los grupos de trabajo de JEDEC es una ventaja. Obtenemos información sobre cómo se desarrollará el estándar. Somos un controlador y un proveedor de PHY y podemos anticipar cualquier cambio potencial en el camino hacia la estandarización final. En los primeros días de la estandarización, pudimos adoptar elementos estándar en desarrollo y trabajar junto con nuestros socios para obtener silicio muy temprano. A medida que nos acercamos al lanzamiento del estándar, obtenemos más puntos de prueba para indicar que nuestra IP admitirá dispositivos DDR5 que cumplan con el estándar»
Marc enfatizó que el DDR5 tiene más que ver con la densidad que con la velocidad. Con DDR5 debería ser posible tener 512 GB de memoria por canal para la computación de grandes conjuntos de datos. Cuando se introdujo DDR4, el die de 16 Gb era imposible, ahora es simplemente un desafío. Esa es la capacidad de entrada para DDR5, pero se espera que llegue a 24 Gb y eventualmente a 32 Gb.
DDR5 también es bastante adecuado para el apilamiento, por lo que podemos esperar ver dispositivos apilados que permitan una mayor expansión de la capacidad. Uno es en 3D y la otra es la tecnología LRDIMM, que permite una mayor capacidad. LRDIMM (LR significa «reducción de carga») es una pequeña porción del mercado, pero puede ser importante para algunos diseñadores de sistemas.
